專利摘要：
一種採用並行及心臟收縮陣列VLSI架構設計之渦輪碼解碼器，其解碼器係以心臟收縮陣列(Systolic Allay)超大積體電路設計，由於上一級的輸出可作為下一級的輸入，可以充分達到並行及管線式運算之優點。時間延遲，只需N+M+2個單位時間。與原傳統的循序計算結構5*(N+M)個單位時間，縮短約為1/5。解碼產出率比傳統解碼器更高約5*(N+M)倍。雖然其電路閘數約為傳統解碼器5*(N+M)倍，然而在VLSI技術快速進步的今日，硬體複雜度將很容易克服。投入硬體花費換取速度的增加，將是不變的趨勢。