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::: 研發成果

論文

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【年度】99 年研發成果
【項目】 論文
【領域】 軍品釋商科專
【類別】 電資通光
計畫名稱 通訊與光電領域軍品釋商第三期計畫
論文名稱 1.6GBps高速匯流排於DSP中之應用研究
論文類型 期刊
發表處 新新季刊第38卷第3期
發表人 羅元蔚
發表日期 99/07/01
國家 國內
內容摘要 本文係探討1.6GBps高速且全雙工系統資料匯流排於數位信號處理（Digital Signal Processor；DSP）中之應用。本設計可由FPGA與控制晶片予以實現，其主要目的在於一有限GPIO腳位系統中以較低的時脈(clock)來提供高速資料傳輸介面。 其關鍵在於利用雙倍數資料傳輸率（Double Data Rate；DDR）技術作實測，因此系統得以達到單倍數資料傳輸率（Single Data Rate；SDR）的兩倍傳輸率。配合DDR的架構，週邊設計需提供依序列/解序列器以提供必須的資料格式。最後，為了避免在連續資料傳送時潛在的緩衝區不足的問題，本文同時提供一個調整時序的方法，使全系統更加穩定。 最後於系統模擬板上驗證的設計，結果於26之匯流排腳位，達到雙向全雙工（full-duplex）效果，且任一方向最高傳輸率達到200 Mbytes/s.